Allgemeine Informationen

Untertitel
Veranstaltungsnummer	6092UE
Semester	WiSe 23/24
Aktuelle Anzahl der Teilnehmenden	10
erwartete Teilnehmendenanzahl	15
Heimat-Einrichtung	Juniorprofessur für Sichere Intelligente Systeme
Veranstaltungstyp	Übung in der Kategorie Lehre (mit Prüfung)
Erster Termin	Mi., 18.10.2023 08:00 - 12:00 Uhr, Ort: (ITZ) CR 252
Art/Form
Voraussetzungen	Keine
SWS	3
Literatur	M. Morris R. Mano, Michael D. Ciletti. Digital Design, 5th Edition, Pearson, 2013. https://www.realdigital.org/hardware/boolean
Sonstiges	Sprache / Language of instruction: Englisch / English
ECTS-Punkte	5

Lehrende

Veranstaltungsort / Veranstaltungszeiten

(ITZ) CR 252

Mi. 08:00 - 12:00 (14x)

Studienbereiche

Die Angaben zu den Anrechenbarkeiten an der FIM sind ohne Gewähr. Bitte beachten Sie die verbindliche Liste der Anrechenbarkeiten .

Universität Passau
- Studienangebote in anderen Sprachen
  - Studienangebot in englischer Sprache
- Gefährdungspotenzial
  - Kein Gefährdungspotential der Veranstaltung für werdende und stillende Mütter (grün)
- Fakultät für Informatik und Mathematik
  - Studiengänge
    - Master Artificial Intelligence Engineering
    - Master Mobile and Embedded Systems
    - Master Informatik

Modulzuordnungen

Universität Passau
- Master Artificial Intelligence Engineering (Version WS 2021) (Hauptfach), gültig ab WiSe 22/23
  - Abschluss MR AIE > Gesamtkonto MR AIE > Wahlpflichtbereich > Modulgruppe "Artificial Intelligence System Engineering"
    - 472640 - Digital Design with Verilog-HDL on FPGA, gültig ab WiSe 22/23
      - Digital Design with Verilog-HDL on FPGA-VG1
- Master Informatik (Version SS 2016) (Hauptfach), gültig ab WiSe 22/23
  - Abschluss MR INF > Gesamtkonto MR INF > Modulgruppe IT-Security and Reliability
    - 455408 - Digital Design with Verilog-HDL on FPGA, gültig ab WiSe 22/23
      - Digital Design with Verilog-HDL on FPGA
  - Abschluss MR INF > Gesamtkonto MR INF > Modulgruppe Intelligente Technische Systeme
    - 455408 - Digital Design with Verilog-HDL on FPGA, gültig ab WiSe 22/23
      - Digital Design with Verilog-HDL on FPGA-VG1

Kommentar/Beschreibung

Ein Übungsmodul, das auf Theoriesitzungen und anschließenden praktischen Laborsitzungen basiert und darauf abzielt, die Grundlagen des digitalen Designs unter Verwendung von Verilog Hardware Description Language (HDL) auf einem Field Programmable Gate Array (FPGA) Evaluation Board zu vermitteln

Anmelderegeln

Diese Veranstaltung gehört zum Anmeldeset "Anmeldung gesperrt (global)".

Folgende Regeln gelten für die Anmeldung:

Die Anmeldung ist gesperrt.

Anmeldemodus

Die Anmeldung ist verbindlich, Teilnehmende können sich nicht selbst austragen.